Workshop
Workshopreihe: RISC-V – von Open-Source zu Custom CPU
12. Oktober 2026 - 27. Oktober 2026
KI-generiert mit ChatGPT (Quelle: Fraunhofer IIS),
RISC-V eröffnet neue Möglichkeiten für innovative Hardwaresysteme und individuelle Prozessorlösungen. In diesem fünftägigen Workshop der Strategischen Partnerschaft Sensorik e.V. / Cluster Sensorik in Kooperation mit der Bavarian Chips Alliance erhalten Sie einen praxisnahen Einstieg in die Entwicklung moderner RISC-V-Systeme und bauen gezielt Know-how für Embedded Systems und Chipdesign auf. Sie lernen aktuelle Entwicklungsprozesse kennen, erweitern Ihr technologisches Verständnis und sammeln praktische Erfahrungen in einem Zukunftsfeld mit hoher strategischer Relevanz.
Die Workshopreihe findet an fünf Terminen statt, jeweils von 09:00 bis 17:00 Uhr.
- 12.10.2026: RISC-V-Befehlssatzarchitektur | Tools (Docker, Make, Compiler, Simulator) | Einrichtung eines offenen, eingebetteten 32-Bit-RISC-V-Core & Aufbau eines funktionsfähigen RISC-V-basierten Systems
- 13.10.2026: Kompilierung & Simulation einer Matrixmultiplikation in C | Profilierung
- 14.10.2026: KI Beschleunigung | Entwicklung & Simulation
- 26.10.2026: RISC-V-Erweiterungsschnittstelle | MatMul-ISA-Erweiterung | C-Code für Interaktion mit Beschleuniger
- 27.10.2026: Ausführung des industriellen Anwendungsprogramms | Synthetisierung, Ausführung & Verifizierung der Hardware für das FPGA
- Beherrschung des RISC-V Entwicklungsprozesses (offene Befehlsarchitektur, Mikroarchitektur, Umsetzung auf FPGA) | Entwurf, Konfiguration und Nutzung von RISC-V Systemen
- Analyse von Leistungsengpässen
- Simulation und Implementierung eines KI-Beschleunigers zur eigenständigen Weiterentwicklung anwendungsspezifischer Hardware-Architekturen
- Grundlagen zu Central Processing Unit und Erklärungen der Instruction Set Architecture
- Anwendung einer Hardware Description Language - speziell SystemVerilog
- Integration einer Single-Cycle RISC-V CPU auf einem Field Programmable Gate Array (FPGA)
Der Workshop richtet sich an Fachkräfte aus den Bereichen Embedded Systems, Digital IC Design und Computerarchitektur, die praktische Erfahrungen mit RISC-V und FPGA basierter Hardwareentwicklung sammeln möchten. Grundlegende Kenntnisse in HDL, besonders in SystemVerilog und Rechnerarchitektur, sind empfehlenswert.
Für das fünftägige Seminar wird eine Verpflegungspauschale in Höhe von 150,00 € netto pro Person erhoben. Die An- und Abreise sowie ggf. Übernachtungen erfolgen auf eigene Kosten; weitere Kosten entstehen nicht.
Die Fachsprache des Workshops ist Englisch.
Weitere Informationen zu den Teilnahmebedingungen sowie das Anmeldeformular finden Sie unter: www.sensorik-bayern.de/seminare/#chipdesign
Bitte beachten Sie dort die gesonderten Compliance-Bedingungen von Fraunhofer IIS.
Strategische Partnerschaft Sensorik e.V.,
